Um único engenheiro acabou de recriar o chip pelo qual a AMD pagou centenas de milhões — com 7.000 linhas de código
Em 6 de agosto de 2026, a AMD anunciou a aquisição da Taalas, a startup de Toronto que grava modelos de IA diretamente no silício. Os executivos ainda estavam servindo champanhe quando uma publicação no X abalou toda a indústria: um engenheiro desempregado afirmou que passou os últimos seis meses dissecando as patentes da Taalas — e escreveu cerca de 7.000 linhas de código que fazem o trabalho melhor.
Sua afirmação: seu design precisa de 100x menos acessos à memória do que a abordagem da Taalas, e mira 40.000 tokens/segundo — mais que o dobro dos 17.000 tokens/segundo que fizeram a AMD chamar a Taalas de sua “arma secreta” contra a NVIDIA. A última linha da publicação dele foi quase desoladora: “Quer ver 40 mil tokens/segundo? Estou falido e desempregado, aguardando online por um canal barato de tape-out.”
Por que a Taalas importa: o muro da memória
A Taalas era a aposta mais ousada na corrida do “silício como a nova camada de computação”. GPUs padrão (arquitetura von Neumann) mantêm a computação e a memória separadas — cada operação transfere os pesos do modelo da HBM, computa e depois os transfere de volta. Esse movimento de dados é o gargalo que todos chamam de muro da memória.
A Taalas inverteu a lógica: em vez de uma GPU de propósito geral, ela constrói um circuito integrado de modelo específico (SMIC), gravando fisicamente os pesos de um modelo nos transistores. Seu primeiro chip de teste, o HC1 (TSMC 6nm), executava o Llama 3.1 8B a ~17.000 tokens/seg/usuário — a Taalas alegava cerca de 73x o throughput de uma NVIDIA H200 com um décimo da energia. A pegadinha: um chip executa um modelo. Mas com ciclos de tape-out de apenas dois meses, a economia ainda pode funcionar.
O pipeline “alquímico” de 7.000 linhas
O pipeline do engenheiro desempregado parece um truque de mágica, mas é totalmente concreto:
- Entrada de um modelo — insira qualquer checkpoint do HuggingFace (o arquivo de pesos).
- Quantização agressiva — um passo de quantização puramente em software que, segundo ele, supera a equipe de hardware da Taalas.
- Afundar os pesos — os pesos quantizados são empurrados para baixo pelas camadas metálicas e convertidos em RTL (nível de transferência entre registradores) e GDS (o layout da fotomáscara).
- Verificação física — DRC (verificação de regras de design) automática, Yosys (síntese open-source) e PEX (extração parasitária).
- Emissão de um chip — um layout de circuito físico que transforma as multiplicações de matrizes do modelo em formas de onda eletrônicas.
Sua crítica central à Taalas: ela ainda lê os pesos de uma bitROM (memória somente leitura). Ele argumenta que toda essa etapa de energia pode ser eliminada — é daí que vêm a redução de 100x nos acessos à memória e a aceleração de 2x.
O design de chips está se tornando um problema de compilação
Aqui está o padrão que vale a pena notar. Um chip costumava significar anos de trabalho, centenas de engenheiros de hardware e dezenas de milhões de dólares. Agora estamos vendo uma única pessoa pegar um checkpoint do HuggingFace e, com um único pipeline, chegar ao RTL e GDS.
É o mesmo caminho que o software percorreu: escrever um aplicativo costumava significar ter servidores próprios; depois virou um git push. Se o pipeline checkpoint → quantização → RTL → GDS for realmente automatizável, o silício de IA sob medida deixa de ser um projeto de hardware de vários anos e se torna um alvo de compilação.
Mas há um paradoxo brutal embutido nessa história. O engenheiro demoliu a camada lógica com 7.000 linhas e um laptop — e então bateu no muro físico. Modelos grandes não cabem em retículas de 13nm, então ele precisa da TSMC 7nm ou abaixo disso, e a TSMC só negocia 5/6nm com o nível da NVIDIA/Apple/Broadcom. Ele não pode pagar o tape-out de milhões de dólares, então o cara que venceu a equipe de design da AMD está implorando no X por um shuttle barato de wafer multiprojeto (MPW).
O que isso sinaliza para a indústria
- O gargalo está migrando do talento em design para o acesso à fabricação. Se o caminho do design até o GDS virar um pipeline de um comando só, o recurso escasso não são mais os engenheiros — é a capacidade da TSMC e shuttles baratos.
- A eficiência de inferência é o novo campo de batalha. Os 17k tok/s da Taalas já ameaçavam a posição da NVIDIA; um alvo de 40k tok/s com uma fração do tráfego de memória torna “ASICs dedicados gravados por modelo” cada vez mais crível. É o outro lado do que cobrimos em o primeiro engenheiro de IA Level 5 do design de chips.
- A era do “chip de garagem” está chegando — com um teto. A lógica está se democratizando; a fundição, não. Quem resolver o tape-out barato e acessível liberará a verdadeira enxurrada.
O que fazer com isso
- Engenheiros: o stack de silício open-source (Yosys, PDKs abertos, ferramentas de DRC) é o novo ponto de alavancagem. Aprendê-lo hoje é como aprender Kubernetes em 2015.
- Fundadores: a camada de MPW/shuttle e acesso a PDKs é a verdadeira lacuna. O vencedor em silício de IA sob medida não será o melhor compilador — será quem tornar o silício barato de imprimir.
- Observadores de infra de IA: parem de acompanhar apenas benchmarks de modelos. Observem quem consegue transformar um modelo em silício de forma mais rápida e barata — essa é a próxima barreira.
Fontes: a thread original do engenheiro no X e o relatório da SiliconANGLE sobre a aquisição da Taalas pela AMD. Leitura complementar: a disputa pelo mercado de chips de IA: participações acionárias, contratos de longo prazo, silício sob medida.
